 IC Physical Design（IC物理設計） |
| 入學要求 |
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學員學習本課程應具備下列基礎知識：
◆ 電路系統的基本概念。 |
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班級規模及環境--熱線:4008699035 手機:15921673576/13918613812( 微信同號) |
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堅持小班授課(ke)，為保證培(pei)訓效(xiao)果，增加(jia)互動環節(jie)，每期人(ren)數限3到5人(ren)。 |
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上課時間和地點 |
上課地點：【上海】：同濟大學(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】：電影大廈(地鐵一號線大劇院站)/深圳大學成教院 【北京分部】：北京中山/福鑫大樓 【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路） 【成都分部】：領館區1號（中和大道） 【沈陽分部】：沈陽理工大學/六宅臻品 【鄭州分部】：鄭州大學/錦華大廈 【石家莊分部】：河北科技大學/瑞景大廈 【廣州分部】：廣糧大廈 【西安分部】：協同大廈
近開課時間(周末班/連續班/晚班）： IC Physical Design培訓班：2025年11月(yue)17日(ri)..合作共贏....實用實戰....用心服(fu)務......--即將開(kai)課--........................(歡迎(ying)您垂(chui)詢，視教育質量(liang)為(wei)生命！) |
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實驗設備 |
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新優惠 |
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質量保障 |
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1、培訓過程中，如有部分內容理解不透或消化不好，可免費在以后培訓班中重聽；
2、課程完成后,授課老師留給學員手機和Email,保障培訓效果,免費提供半年的技術支持。
3、培訓合格學員可享受免費推薦就業機會。 |
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IC Physical Design |
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眾所周知，深亞(ya)微米器件的整(zheng)體尺寸和(he)工作頻率(lv)在近(jin)幾年已經(jing)得(de)到了很(hen)大的突破。但是IC工程(cheng)師們在基于(yu)0.25um及以(yi)下工藝(yi)進(jin)行(xing)設(she)(she)計(ji)時，又(you)不得(de)不面臨一個新的問(wen)題，即占據整(zheng)體芯片延時80％的互連(lian)線延時。本(ben)課程(cheng)就是介紹基于(yu)0.25um及以(yi)下工藝(yi)的數(shu)字IC設(she)(she)計(ji)流(liu)程(cheng)和(he)實(shi)現(xian)流(liu)程(cheng)以(yi)及ASIC設(she)(she)計(ji)物理版圖方面設(she)(she)計(ji)的技巧和(he)方法。
IC設計和版圖工程師們在使用0.25um及以下工藝進行設計時不得不考慮新的設計方法。無論是前端的邏輯設計、綜合設計階段還是后端物理版圖實現，都要將目標集中在設計收斂上（例如工作頻率，信號完整性和可制造性）。
適合對象：
ASIC 物理版圖工程師，IC邏輯設計工程師，系統設計工程師，產品工程師，應用工程師，測試工程師，對IC設計和實現流程感興趣的經理人，電子工程的在讀學生和IC制造工程師。
內容如下：
Part I:? Introduction on IC Design & Implementation
IC Design & Implementation Introduction
CMOS VLSI Manufacture & layout Process
IC Design Rules & Standard Cells
Part II: Introduction to IC Physical Design
Data Preparation for Layout Design
Floor-Planning
Pre-Rout
Placement
Clock Implementation
Scan Chain Optimization
Routing
Layout Verification
Part III (1): Parasitic, STA & Timing-Driven Layout
RC Parasitic
Layout Parasitic Extraction
Delay Models
Part III (2): Parasitic, STA & Timing-Driven Layout
Introduction to Static Timing Analysis
Timing Driven Placement/Routing & Timing Closure
Signal Integrity and Design Closure
Seminar Wrap-Up
Part IV: Layout Design Labs by ApolloII Place & Rout Tool
Lab1: Data Preparation: Create cell, load Tech. File, ref. Libs.
Lab2: Floor-planning, Power Mesh & Pre-Rout
Lab3: Std. Cell Placement & Optimization, Clock Tree Synthesis
Lab4: Report Timing, Routing & Optimization, Parasitic Extraction
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